李海军
- 作品数：3 被引量：3H指数：1
- 供职机构：中国科学院微电子研究所更多>>
- 发文基金：国家自然科学基金更多>>
- 相关领域：电子电信更多>>
- 90nm工艺SOC芯片多阈值低静态功耗设计被引量：3
- 2007年
- 为了降低纳米级芯片设计中功耗主体之一的静态功耗,从产生静态功耗的来源出发,提出了使用多阈值技术降低静态功耗,给出利用多阈值技术的多种实现方法。以COSTAR II芯片为实例,利用90 nm多阈值单元库进行低静态功耗设计。结果表明,利用多阈值技术设计来降低功耗是可行的,并对各种实现方法进行比较分析,可作为低静态功耗设计的参考。
- 易兴勇李海军陈杰
- 关键词：多阈值
- 超长指令字DSP处理器的共享寄存器堆设计
- 2006年
- 共享数据寄存器堆设计是超长指令字DSP处理器实现的难点。它的访问延时成为处理器的关键延时之一。在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆。通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积。
- 林川张晓潇陈杰韩亮周朝显李海军
- 关键词：超长指令字数字信号处理器寄存器堆
- 一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
- 2007年
- 乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.
- Sheraz Anjum陈杰李海军
- 关键词：部分积
