柏璐
- 作品数：4 被引量：12H指数：2
- 供职机构：北京工业大学电子信息与控制工程学院北京市嵌入式系统重点实验室更多>>
- 相关领域：电子电信更多>>
- 基于扫描链的DFT模式下的时序收敛
- 2009年
- 在设计ASIC的同时,必须引入DFT(可测性设计)以解决芯片的测试问题。在不影响功能模式下的时序的前提下,快速处理测试模式下的时序收敛显得越来越重要。本文基于扫描链的DFT模式,分析DFT模式下时序违反的基理,提出采用尽可能少的缓冲器解决时序违反。
- 胡锋柏璐林平分
- 关键词：可测性设计
- ASIC后端设计中低功耗时钟树综合方法被引量：10
- 2009年
- 以基于Synopsys公司设计流程完成的SMIC0.18um1p6m工艺的DVBC解调芯片BTV2040S03为例,介绍一种以降低时钟树功耗为主要目的,以反相器构建时钟树的方法。通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,相比传统时钟树综合方法,功耗降低了5.7%。
- 石玉龙张立超柏璐
- 关键词：低功耗设计时钟树综合反向器
- ASIC物理设计中金属层数对芯片的影响被引量：2
- 2010年
- ASIC芯片物理版图设计的一个重要问题是选用几层金属层。以一款SMIC0.18μmDVBC芯片(BTV2040S03)为例,选用三种不同金属层工艺进行对比。首先设计出三种不同金属层的版图,分析电源电势分布判断其合理性;之后进行布线拥塞率的对比,以分析不同金属层工艺对布线的影响;最后通过最终布线的时序验证和最终流片结果来证实选用金属层设计的可行性。通过上述方法研究集成电路物理设计中,如何选择所使用工艺的金属层数,以达到最大限度节约芯片成本、减小芯片面积和满足布线及时序的目的。
- 柏璐聂红儿李莉
- 关键词：版图设计
- SOC中多片嵌入式SRAM的DFT实现方法
- 2010年
- 多片嵌入式SRAM的测试一般由存储器内建自测试MBIST设计来完成。为了迎接多片SRAM的测试给DFT设计带来的挑战。文中以一款基于SMIC 0.13um工艺的OSD显示芯片为例,从覆盖率、面积、测试时间、功耗等方面分析了多片SRAM的MBIST设计,提出了一种可实现多片SRAM的快速高效可测试设计实现方法。
- 李莉于忠臣柏璐
- 关键词：MBIST
