张立超
- 作品数：6 被引量：26H指数：3
- 供职机构：北京工业大学电子信息与控制工程学院北京市嵌入式系统重点实验室更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 标清数字电视图像截取引擎IP核的设计与实现被引量：1
- 2009年
- 介绍了标清数字电视中视频图像截取的一种硬件结构及其实现,重点分析了视频图像截取过程中的压缩算法以及实现。着重介绍了Bresenham算法在图像压缩模块中的实现。该图像截取引擎可以为数字电视机顶盒、DVD解码等提供视频图像压缩截取功能。
- 童佳杰张立超
- 关键词：数字电视机顶盒图像截取BRESENHAM算法
- ASIC后端设计中低功耗时钟树综合方法被引量：10
- 2009年
- 以基于Synopsys公司设计流程完成的SMIC0.18um1p6m工艺的DVBC解调芯片BTV2040S03为例,介绍一种以降低时钟树功耗为主要目的,以反相器构建时钟树的方法。通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,相比传统时钟树综合方法,功耗降低了5.7%。
- 石玉龙张立超柏璐
- 关键词：低功耗设计时钟树综合反向器
- 标清数字电视机顶盒图形引擎的设计与实现被引量：5
- 2008年
- 介绍了标清数字电视机顶盒图形引擎的一种硬件结构及其实现,重点分析了其中静态图形混合器的实现及其缓冲器的设计。该图形引擎可以为数字电视机顶盒系统、DVD解码系统提供有力的图形处理支持。
- 张立超张秀丽
- 关键词：数字电视机顶盒图形引擎缓冲器
- 数字电视信源解码系统架构设计与总线分析
- 随着集成电路设计技术的发展和芯片集成度的提高,传统的ASIC设计方法已经不能满足系统设计复杂性和上市时间紧迫性的要求。在数字电视领域,数字电视的广泛普及和数字电视机顶盒技术的发展也给基于传统ASIC设计方法的数字电视信源...
- 张立超
- 关键词：数字电视解码器总线分析
- 文献传递
- 多FPGA设计的时钟同步被引量：8
- 2008年
- 在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。
- 宋威方穗明姚丹张立超钱程
- 关键词：现场可编程逻辑门阵列时钟偏差延迟锁相环
- 基于LEON开源微处理器的双核SoC平台构建被引量：3
- 2008年
- 针对双核SoC设计开发中使用商用微处理器IP核成本较高的问题,提出了一种基于LEON开源微处理器核的双核SoC平台的构建方案。介绍了LEON开源微处理器软核,通过复用开源的硬件IP软核完成了硬件平台的设计,并基于此双核平台完成了软件设计,实现了JPEG的DSP解码。
- 张立超林平分
- 关键词：双核片上系统数字信号处理开源
