陈海民
- 作品数：5 被引量：7H指数：2
- 供职机构：解放军信息工程大学电子技术学院更多>>
- 发文基金：国家自然科学基金国家重点实验室开放基金郑州市创新型科技人才队伍建设工程项目更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 密码嵌入式微处理器设计与实现研究
- 在密码系统芯片中,嵌入式微处理器本身不具有密码安全功能,其一般都是通过外部总线挂接硬件协处理器来完成相应的加速引擎。由于外部总线数据传输速率远低于处理器内部总线,数据传输的通信成本将大大降低密码服务效率。本文基于ARMv...
- 陈海民
- 关键词：乘法器
- 文献传递
- 基于ARMv4T架构指令集的乘法器设计
- 2011年
- 针对硬件IP核的速度和面积两大性能指标,提出了基于可变执行周期的多周期乘法器设计思想,设计出一款适用于32位嵌入式微处理器的乘法器模块。该乘法器兼容ARMv4T架构的所有乘法指令,同时引入字节判断机制,可以根据操作数的特点在2～5个周期内执行完毕。采用Radix-4 Booth编码,只需两级压缩树进行部分积压缩。乘加运算的基址寄存器数据作为部分积进入压缩树,节约了一个单独的执行周期。实验结果表明,该设计占用芯片资源少,且结构简单高效。
- 陈海民李峥杨先文
- 关键词：乘法器
- 密码嵌入式处理器中高速缓存的研究与设计
- 2012年
- 为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现时配置iCache容量为4KB、dCache容量为8KB,并完成了向密码嵌入式处理器的集成。FPGA验证结果表明其满足处理器的应用要求;性能分析结果表明,采用Cache比处理器直接访问主存在速度上至少提高5.26倍。
- 王晓燕杨先文陈海民
- 关键词：哈佛结构高速缓存双端口RAM
- 嵌入式微处理器分支预测的设计与实现被引量：2
- 2011年
- 针对五级流水线嵌入式微处理器的特定应用环境,对分支预测技术进行了深入研究,提出了一种新的分支预测方案。该方案兼容带缓存设计,通过扩展指令总线,在取指段提前对分支指令跳转方向和目标地址进行预测,保存可能执行而未执行的指令和地址指针以备分支预测失效时得以恢复,减少了预测失效的代价,同时保证了指令流的正确执行。研究表明,该方案硬件开销小,预测效率高,预测失效代价低。
- 陈海民李峥王瑞蛟
- 关键词：嵌入式微处理器流水线
- 基于Radix-4 Booth编码的乘法器优化设计被引量：5
- 2012年
- 传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积。在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗。
- 陈海民李峥谢铁顿
- 关键词：乘法器部分积
