李丽斯
- 作品数：8 被引量：22H指数：3
- 供职机构：北京航天测控技术有限公司更多>>
- 发文基金：中国人民解放军总装备部预研基金更多>>
- 相关领域：自动化与计算机技术更多>>
- 一种基于异步先进先出的SDRAM缓存器
- 本发明公开了一种基于异步先进先出的SDRAM缓存器，包括写入FIFO，用于缓存数据采集系统采集到的数据；存储管理控制器，用于将写入FIFO的数据读出后，写入到两个SDRAM中：当写入FIFO的数据为32位时，将数据的高比...
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- 文献传递
- 基于FPGA的PCIe总线DMA控制器的设计与验证被引量：9
- 2014年
- PCIe总线是为了解决高速率高带宽提出的新一代总线,随着处理器技术的发展,在互连领域中,PCIe总线的使用越来越多;为了实现上位机与FPGA之间的高速数据交换,基于FPGA设计了能够高速传输数据的DMA控制器,本设计的验证是基于北京航天测控公司开发的6槽机箱、嵌入式控制器(基于PCIe总线)、以及数字I/O模块;设计实现了嵌入式控制器与数字I/O模块之间的数据传输,并且通过了验证,证明了DMA控制器功能的正确性;加入DMA控制器后,写数据传输速率达到610MB/s,提高到了原来的7倍;读数据传输速率达到492MB/s,提高到原来的11倍,满足系统的设计要求;该控制器在大带宽的数据传输中有广泛的应用。
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- 关键词：FPGADMA控制器数据传输
- 基于FPGA的DDR3存储控制的设计与验证被引量：9
- 2015年
- DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。
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- 关键词：FPGADDR3SDRAM
- 一种用于PXIe背板的触发信号分段路由装置及方法
- 本发明公开了一种用于PXIe背板的触发信号分段路由装置及方法。该装置包括PXIe监控单元用于根据PCI总线的配置信息向触发路由单元发送控制命令；触发路由单元用于根据控制命令的使能位控制两个PCI总线段之间的触发信号路由使...
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- 文献传递
- 一种用于PXIe背板的触发信号分段路由装置及方法
- 本发明公开了一种用于PXIe背板的触发信号分段路由装置及方法。该装置包括PXIe监控单元用于根据PCI总线的配置信息向触发路由单元发送控制命令；触发路由单元用于根据控制命令的使能位控制两个PCI总线段之间的触发信号路由使...
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- 文献传递
- 基于SDRAM大容量缓存FIFO控制器的设计与实现被引量：4
- 2015年
- 数据通过采集模块后需要进行缓存,然后再通过DMA写入上位机,SDRAM存储容量大,符合大批量数据的存储,FIFO可以在不同的速率下读写数据,根据两者的优势,本设计是基于SDRAM控制器实现的大容量缓存FIFO;系统中FPGA采用Altera公司的CycloneII:EP2C35F484I8,使用verilog语言实现,通过Quartus11.0编译、综合、布线后,时钟能够达到100 MHz;设计通过了仿真与验证,在仿真验证下,此大容量FIFO存储速率达到43.6 MByte/s;设计已经成功用于实际环境中,输入输出时钟完全不确定的情况下,SDRAM的最低利用率是43%,在时钟相差小的情况下,利用率可以达到100%,符合系统设计需要。
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- 关键词：SDRAM控制器缓存
- 一种基于PXIe接口的DMA控制器
- 本发明公开了一种基于PXIe接口的DMA控制器。该DMA控制器包括配置寄存器，用于配置根据数据传输量和数据传输目的地址；DMA控制单元，用于当数据传输量大于128Byte，则根据数据传输量和数据传输目的首地址将数据分段进...
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- 文献传递
- 一种信号采集装置及其工作方法
- 本发明公开一种信号采集装置及其工作方法，涉及电子信息技术领域，能够有效提高多通道同步采样装置的采样频率。所述装置包括：复制部，一端连接M通道输入信号，另一端连接采集部，用于将所述M通道中每个所述通道内的输入信号分别复制为...
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- 文献传递
