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基于逻辑设计的光纤通信8B/10B编解码方法研究被引量：38: 2003年; 本文研究了8B/10B编码中的内在相关性,并在此基础上提出一种基于逻辑设计的编、解码方法,以达到简化实现结构,用于大规模集成电路设计的目的。仿真结果证明本方法的逻辑运算量小、速度快、可靠性高。同时根据仿真需要,采用0.25μm CMOS工艺制作了编解码芯片中TSPC结构D触发器,其电路面积仅为200μm2。经测试,芯片的工作频率可从150MHz一直到2.37GHz。在50欧姆负载条件下,2.37GHz时钟的二分频信号的电压峰-峰值为1.58V,信号占空比为49%,相位抖动为4ps rms。该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础。; 赵文虎王志功费瑞霞朱恩吴微; 关键词：解码逻辑运算集成电路

基于光纤通信可编程复接集成电路研究被引量：3: 2003年; 本文提出了一种可编程复接方法和结构 ,通过对编程端的设置可得到 2∶1、3∶1、4∶1及 5∶1的复接模式 .该方法鲁棒性强、应用范围广 ,其组合可实现除包含大于 6的质数之外所有路数的复接 ,解决了光纤通信系统中不同复接模式对应不同复接结构的问题 .通过理论推导 ,本文着重分析了器件延时和时钟相位对芯片工作的影响 ,并指出了解决途径 .基于本方法和结构的全定制单片集成电路采用 0 35 μmCMOS工艺制造 ,芯片面积为 2 4 19mm2 ,实现了串行输出最高数据速率为 1 6 2Gbps的 10∶1复接 .在 1 2 5Gbps标准速率 ,工作电压 3 3V ,负载为 5 0Ω的条件下 ,功耗仅为174 84mW ,输出电压峰峰值可达到 2 4 2V ,占空比为 4 9% ,抖动为 35psrms.测试结果表明芯片在复接性能、速度、功耗和面积优化方面的先进性 ,可满足不同吉比特率通信系统的要求。; 赵文虎王志功吴微朱恩; 关键词：光纤通信复接器互补金属氧化物半导体工艺集成电路

1.25 Gbps并串转换CMOS集成电路被引量：8: 2003年; 分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。; 赵文虎王志功吴微朱恩; 关键词：CMOS 吉比特以太网并串转换互补金属氧化物半导体工艺集成电路

千兆以太网同步检测集成电路设计被引量：9: 2002年; 采用两级分接电路结构 ,并将同步码字检测电路置于其间 ,设计了千兆以太网同步检测集成电路 .实现 1 .2 5Gb s速率的千兆以太网数据由 1路到 1 0路的串并转换以及同步码字的检测 .分析了RC网络效应对超高速集成电路中互连线的影响 ,基于TSMC 0 .35 μmCMOS工艺建立电路模型 .使用Smartspice工具在不同温度 ( 0～ 70℃ )、电源电压 ( 3.1 5～ 3.45V)及输入信号等条件下进行仿真 .结合版图参数提取后仿真的比较 ,证明了该设计在减小规模 ,简化结构和加快仿真流程方面的有效性 .; 赵文虎王志功吴微李本靖; 关键词：千兆以太网互连线

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吴微